Short Channel Effect

반도체 소자를 작게 만들수록 단가가 낮아지며, 성능이 개선된다.
하지만 그만큼 선폭이 작아져 생기는 문제가 있다.

1) V_th Roll-off
동일 공정임에도 불구하고 소자가 작아지면 문턱전압도 작아진다.
S/D 전압의 영향을 더 많이 받아 반전층이 더 쉽게 형성되기 때문이다.
이를 해결하기 위해 Implant 공정을 통해 문턱전압을 동일하게 맞추고 있다.

2) Punch-through
Source와 Drain의 공핍영역이 겹쳐 Gate 전압에 무관하게 전류가 흐르는 현상
(반전층이 아닌 공핍영역으로 전류가 흐름)
기판의 농도를 높여 공핍 영역 길이를 줄이는 방법을 사용한다.

3) Hot Carrier Injection Effect
Impact Ionization에 의해 전자는 산화막에 주입되고
정공은 기판 전극으로 빠져나가는 누설전류가 되는 현상 (수명 저하)
Drain 영역 도핑농도를 낮추어 완하할 수 있음.

4) Drain Induced Barrier Lowering (DIBL)
문턱 전압 이하에서도 소수 캐리어에 의해 Subthreshold Leakage가 존재.
채널이 짧아질수록 Source-Channel Potential Barrier가 감소해 누설전류가 증가하는 현상.
따라서 Drain 전압이 커질수록 누설전류는 더더욱 커짐.
S/D 깊이를 줄이거나, 사용전압(V_dd)을 줄여 공핍 영역 폭을 줄여야 함.


A) 작동 전류 감소
Channel 짧아짐 -> Gate 전압 영향 증가 -> 표면 산란 증가
-> 충돌로 인해 유효 이동도 감소 -> I_on 감소 (drift 속도 포화)
따라서 채널 폭 증가 or 캐리어 모빌리티 증가로 해결

일반적으로 PMOS의 다수 캐리어가 정공이라 이동도가 약 3배 느리다.
따라서 Si보다 격자상수 큰 SiGe 도핑을 통해 압축응력을 작용해 이동도 개선
NMOS는 격자상수 작은 SiC를 S/D에 성장시켜 인장응력이 작용하도록 유도.